新一代電子技術可以提高組件的高邊緣速度，電路工作速度的提高對PCB設計提出了越來越高的要求，PCB設計的質(zhì)量甚至決定了元件和整個電路的工作性能，特別是考慮到成本和PCB面積以及綜合電路的功能，電磁干擾EMI（電磁接口）產(chǎn)生的來源越來越廣泛，機制復雜。
電磁干擾EMI機制和解決方案
EMI的主要元素包括電磁干擾源，傳輸路徑和干擾對象，由于元件導致EMI的出現(xiàn)，有必要確定易于分辨的元件和那些只能在PCB設計過程中部分解決的元件，以便在布局，布線過程中考慮它們和接地。
1、布局
在PCB布局方面，應根據(jù)不同的功能劃分區(qū)域。不同的功能分布在不同的區(qū)域，同時必須特別注意功能區(qū)域的敏感單元。
通常PCB布局必須遵循以下原則：
a、在高速電路中，必須考慮元件引腳分布的參數(shù)，并且元件引腳的分布容量對于高速時鐘信號尤為重要。同時，必須考慮分布電感，因為它可能導致信號振蕩，從而導致電路功能失效。因此，在布局過程中，必須以高密度布置分布，降低引線長度以便將來布線，并且EMI的影響降低。
b、如果模擬組件和電子組件都保留在電路中，則它們必須在布局過程中獨立分配。由于數(shù)字元件的信號具有復雜的復合材料，存在多個諧波，因此對模擬信號產(chǎn)生很大的影響。因此必須非常謹慎地考慮它們。
C、時鐘單元在高速電路中至關重要。時鐘單元的工作機制實際上相當于噪聲源，這意味著當滿足某些條件時，該單元將振蕩。作為導電干擾和輻射干擾的重要來源，時鐘單元不得放置在PCB的邊緣。否則，EMI會變得如此嚴重。有必要將時鐘單元放置在PCB的中心，這可以大大降低電路中的EMI。
2、路由
在PCB布線過程中，在低成本的情況下，可以盡可能地擴大接地面，以減少EMI的影響，但是，在嚴格控制成本的情況下，必須仔細考慮PCB層數(shù)和堆疊順序。此外，必須考慮信號類型，并且必須獨立地對高速信號和低速信號執(zhí)行路由。此外，還必須考慮其他因素，包括噪聲源和如何加強噪聲抑制，阻抗匹配問題（沒有合適匹配的高速信號肯定會導致信號反射并降低電路的可靠性），以及網(wǎng)表。
a、路由的基本原則路由遵循的一般原則包括：
1）布線時應避免使用斷點，這意味著應避免使用直角，如下圖1所示。
PCB布線類型
由于直角可能會導致反射，因此應設計平滑的拐點以避免這種現(xiàn)象。同時，關鍵信號不得超出分割區(qū)域，否則EMI將立即增強。常見的信號旁路是跨越不同的功率劃分區(qū)域。
2）在布局過程中，模擬元件和數(shù)字元件需要相互分開，這意味著應該劃分它們的布線。同時，地線和電源線的寬度應擴大，一般規(guī)則是地線的寬度大于電線的寬度大于信號線的寬度。此外，3W原理應充分考慮信號線的布線，而對于多層板，在內(nèi)層應考慮20H原則，完成上述工作可以避免70％的EMI。就模擬敏感線而言，可以采取措施，例如接地。
3）對于USB2.0或其他高速差分線路的布線，應采用耦合布線，保證差分對之間參考面的完整性。由于差分對通常是高速信號，因此不應將布線布置在PCB的邊緣。
b、循環(huán)
在PCB設計中永遠無法避免循環(huán)。循環(huán)由流出的信號形成，并且每個環(huán)在功能中起到天線的作用。為了降低PCB中的EMI，應該減少環(huán)路的數(shù)量和環(huán)路的天線能力。這意味著在PCB設計中應了解每個信號的流向，并且必須降低高速信號的環(huán)路面積。
在電路中，常用的環(huán)路位于去耦電容所包含的功率環(huán)路中，如圖2所示。
解耦循環(huán)
如果將去耦電容放置在圖2中的左圖中，則會產(chǎn)生相對較大的電流環(huán)，并出現(xiàn)明顯的EMI現(xiàn)象。相反，在圖2的右圖中，去耦電容緊鄰芯片放置，產(chǎn)生極小的去耦回路，其主要功能是降低電磁干擾EMI。顯示應遵循的原則以減少循環(huán)：
1）每條信號線上的兩點之間只保證一條路徑。
2）在確保信號回路的情況下，應該使用地平面，沒有阻塞。
C、PCB的地線
1）在PCB接地系統(tǒng)中，數(shù)字接地，模擬接地和系統(tǒng)屏蔽接地之間應區(qū)分不同。磁珠和電容器用于分離數(shù)字地和模擬地，數(shù)字地和場地應直接連接。
2）如果允許，接地線應在PCB上加寬。
3）通過地線進行閉合電路，以增強抗干擾能力，降低系統(tǒng)間的電平差。
3、過濾器設計
在高速PCB中，可以在電源線和信號線上實現(xiàn)濾波處理。常見的措施包括增加磁性過濾器組件，EMI濾波器和去耦電容器。
普通濾波電路
a、選擇去耦電容
1）在電路中，去耦電容有助于使功率平穩(wěn)，增強抗干擾能力。通常，陶瓷電容器由于其高穩(wěn)定性，高精度，小體積和低ESR（等效串聯(lián)電阻）而被選為去耦電容器。在電路設計中，電阻值選擇在1μF至100μF的范圍內(nèi)，同時必須根據(jù)電路考慮耐壓能力。
2)去耦電容必須緊密放在元件旁邊。
b、選擇磁性元件
磁性元件可分為電感器和磁珠，通常，電感器在電源端子的末端被拾取，而信號線之間的磁珠被拾取。在元件選擇過程中，必須考慮飽和參數(shù)。一旦磁性元件達到飽和狀態(tài)，它們就會被燒毀。此外，必須考慮磁性部件的質(zhì)量和DCR參數(shù)。
信號線中常用的措施在于在串行線上應用磁珠以增強EMI容量。
添加了帶磁性元件的信號線
C、選擇EMI濾波器
具有嚴重共模干擾的區(qū)域在于有電源輸入和信號線輸出的地方。避免共模干擾的一般措施包括增加共模電感，壓敏電阻，LC電路和特定的EMI濾波器。在高速電路中，必須考慮在USB和HDMI等數(shù)字接口上進行高速傳輸時的EMI問題。
4、信號反射
在信號傳輸中，總是期望源端子處的能量被傳輸?shù)窖b載端子，這意味著ZL應該等于ZO。如果它們彼此不相等，則會反映部分能量。如果線路的傳輸延遲相對較長，則較強的信號將被反射回源終端。然后，當產(chǎn)生振鈴時，必須改變相對大的量以進行補償，如下面的圖5所示。
信號振鈴
當信號振鈴時，電磁干擾EMI達到嚴重程度的峰值，為避免PCB設計中出現(xiàn)此類現(xiàn)象，請遵循表下面的原則。
信號邊沿時間（ns） 信號線長度（英寸）
5 8.6
4 6.9
3 5.1
2 3.4
1 1.7
電磁干擾EMI測試
產(chǎn)品設計完成后，盡管有很多措施可以避免電磁干擾EMI，但在實施測試之前不會發(fā)現(xiàn)問題，然后可以進行一些修改來解決問題。
EMI測試包括測試方法，設備和測試位置，測試方法應參考所有項目。如果設備無法達到標準，可以使用光譜儀進行定性測試，如果需要特定的設備電磁干擾EMI值，則必須使用專業(yè)設備。至于測試位置，好在暗室進行測試。
環(huán)測威檢測科技總部位于深圳沙井，有大型的電磁兼容EMC實驗室，認監(jiān)委授權CNAS機構，上千種產(chǎn)品EMC認證整改經(jīng)驗，提供設計指導，詳情咨詢工程師！
認證電話：4008-707-283
閱讀本文的人還閱讀了：
1、電磁兼容EMC的基礎知識：什么是串擾？2、電磁兼容知識：EMC標準和法規(guī)的演變
