如何解決高速PCB中的偏移源問題
當(dāng)我們次學(xué)習(xí)數(shù)字電子學(xué)時，電子學(xué)中的眼圖是一個神秘的東西。這個簡單的圖表如何告訴您如何關(guān)注一個設(shè)備的性能？直到我們開始設(shè)計自己的系統(tǒng)，才開始意識到眼圖的重要性。
高速數(shù)字設(shè)備中的信號同步依賴于來自數(shù)字IC的精確切換測量，有許多因素會影響信號切換時間，而錯誤的估算會增加設(shè)備的誤碼率。在沒有冗余的設(shè)備中，較高的誤碼率可能會使PCB停滯不前。
信號上升/下降時間和歪斜
數(shù)字IC具有一些輸出電容和特性阻抗，這在開關(guān)狀態(tài)之間切換時會產(chǎn)生延遲。信號上升和下降時間通常近似為線性，但實際上升和下降時間是指數(shù)級的，類似于在簡單的RC串聯(lián)電路中測量的值。
這種線性近似適用于較低的開關(guān)速度，其中開關(guān)周期比與上升/下降時間相關(guān)的等效時間常數(shù)長得多。線性近似傾向于低估切換時間。另一種近似是將切換速度作為在接通狀態(tài)的低端和斷開狀態(tài)的高端之間轉(zhuǎn)換所需的時間。
不幸的是，這兩種近似值都可能低估了數(shù)字信號的適當(dāng)上升/下降時間。這在選擇適當(dāng)?shù)那袚Q速度和同步信號網(wǎng)時會產(chǎn)生問題。
信號切換的效果和它產(chǎn)生的偏斜是雙重的，首先，它導(dǎo)致通過連續(xù)IC傳輸?shù)男盘柕牡竭_時間誤差。不同的IC可以產(chǎn)生略微不同的輸出脈沖形狀，并且輸出脈沖可以根據(jù)精確的數(shù)字脈沖流而改變。這在信號之間產(chǎn)生不同的參考時間，這可能在設(shè)計器同步高速電路時產(chǎn)生問題。
其次，切換期間的指數(shù)上升和下降時間可導(dǎo)致輸出電壓落在噪聲容限或未定義區(qū)域內(nèi)。如果嘗試以與有效RC時間常數(shù)類似的數(shù)據(jù)速率驅(qū)動PCB，則會增加誤碼率。
SMD集成電路
在數(shù)據(jù)速率高于~100 Mbps時，應(yīng)通過在PCB中使用轉(zhuǎn)發(fā)或嵌入式時鐘來降低偏差，在大多數(shù)高速設(shè)計中，信號以差分對路由，以減少串?dāng)_。這需要在差分信號網(wǎng)中的跡線對的正腿和負腿之間進行精確的偏斜補償。在信號劣化成為主要問題之前，Gbps數(shù)據(jù)速率或更高可能僅允許幾皮秒的偏斜。
電路板基板和寄生電容的影響
通過考慮漂浮在真空中的導(dǎo)電跡線，簡單的模擬可以考慮數(shù)字信號的偏斜，更好的模擬將考慮襯底的存在，這在相鄰導(dǎo)體之間產(chǎn)生寄生電容。該寄生電容可以被視為并聯(lián)電容器，這增加了給定跡線的總電容。這會增加有效RC時間常數(shù)并加劇偏斜。
隨著互連密度的增加，寄生電容僅進一步增加，這些電路在跡線之間具有更緊密的間隔，導(dǎo)致更高的寄生電容。需要適當(dāng)調(diào)整走線寬度，以確保在設(shè)計過程中跡線可以適當(dāng)?shù)刈杩蛊ヅ洹?
在多層PCB中，PCB基板中的環(huán)氧樹脂和玻璃編織也會對歪斜產(chǎn)生影響。由于PCB制造限制，編織圖案幾乎不會與每條跡線對齊。相反，編織和軌跡將在它們之間以一定角度排列，并且該角度將通過產(chǎn)生相位延遲來影響偏斜。編織圖案和跡線之間的橫向偏移也會影響歪斜。
在時域中，這會影響給定跡線中信號的傳播延遲，在這些情況下的偏斜通常以ps /英寸為單位進行量化。較長的跡線將累積較大的偏斜，并且對于中等長度的跡線，該偏斜可以達到幾皮秒。這大大增加了以Gbps運行的設(shè)備中信號劣化的可能性。高速層壓板通常用于補償多層PCB中的這些信號劣化問題。
PCB上的跡線不匹配
由于長度或傳播延遲失配導(dǎo)致的定時偏移通常通過曲折跡線來補償，具有不匹配的跡線長度的信號網(wǎng)可以使所有跡線長度與網(wǎng)絡(luò)中的長跡線匹配。需要將曲折添加到較短的跡線以增加其長度。
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